Lic. Engª Sistemas e Informática, 5ºano
2002/03
Prof. António Joaquim A. Esteves
email: esteves@di.uminho.pt
1.1. Motivação para a síntese de alto nível (HLS)2. Modelos de arquitectura para síntese automática
1.2. Níveis de abstracção
1.3. Principais questões em HLS
2.1. Definição da arquitectura alvo
2.2. Introdução aos sistemas reconfiguráveis
2.3. Modelos convencionais para lógica combinatória e lógica sequencial
2.4. Modelo para suporte à unidade de controlo e caminho de dados integrados
2.5. Modelos para suporte à concorrência e decomposição
2.6. Redes de Petri
3. VHDL (VHSIC Hardware Description Language)
3.1. Ambiente de desenvolvimento4. Partição
3.2. Elementos fundamentais: library, package, entity, architecture, configuration
3.3. Tipos e funções de base - package standard
3.4. Sinais, variáveis e principais construtores
3.5. Modelos concorrentes e sequenciais (PROCESS)
3.6. Modelação do tempo (declaração WAIT)
3.7. Técnicas básicas de modelação
3.8. Modelação ao nível do algoritmo (comportamental)
3.9. Testbenchs e geração de vectores de teste
3.10. Técnicas avançadas de modelação
4.1. Definição do problema5. Escalonamento
4.2. Algoritmos básicos: selecção aleatória, crescimento de grupos, agrupamento hierárquico, min-cut, simulated annealing, pesquisa tabu
5.1. Definição do problema
5.2. Algoritmos básicos com restrições temporais ou de recursos
5.3. Algoritmos com parâmetros mais relaxados: ASAP, ALAP, baseados em listas de prioridade, FDS, simulated annealing
Componente prática
Desenvolvimento de modelos em VHDL; utilização de ferramentas ECAD para simulação e síntese; implementação com lógica programável.